IT 之家 10月24日消息，當地時間10月22日，Dwarkesh Patel 公布了一段針對英特爾首席技術官普什卡爾·拉納德（Pushkar Ranade）的採訪視頻。
拉纳德表示，從製程技術的角度來看，英特爾與臺積電之間的差距已經縮小到幾個百分點，但追趕臺積電的製造規模仍將是一個緩慢的過程。他強調，相比單純追求性能或芯片面積密度上的小幅領先，按時推進製程、提高良率並快速擴大產能更为重要。
他指出，臺積電目前的晶圓製造規模明顯大於英特爾，雙方的競爭不僅涉及技術指標，還取決於能否穩定生產大量先進芯片。他表示，如果只討論技術水平，英特爾已經接近臺積電，但性能、功耗和面積密度等指標仍可能存在幾個百分點的差距。
他認為，先進製程的競爭不能只看單項基準測試結果。當製程技術落後一整代時，差距可能相當明顯；但當雙方技術水平接近時，製造執行能力、良率以及產能爬坡速度就顯得更加重要。
拉纳德指出，即使性能或面積密度存在幾個百分點的差距，只要能夠按時推進工藝並維持較高的良率，仍有可能在競爭中取得進展。
此外，拉纳德在訪談中還談到了先進芯片產能擴張面臨的限制。他表示，即使英特爾希望大幅增加先進製程晶圓的產量，全球半導體製造設備的供應能力也難以支持產能增長十倍；在現有條件下，產量翻倍更具可行性。他指出，EUV光刻設備是主要瓶頸之一，但其他製造設備也存在供應緊張的問題。
在相同的訪談中，英特爾製造開發與客戶合作部門副總裁兼總經理克里斯·奧斯談到了高數值孔徑極紫外光刻（High - NA EUV）技術。他表示，英特爾採用背面供電架構，將供電網路轉移至晶圓背面，減少了晶圓正面的佈線間距壓力，因此能夠在部分工藝層中直接使用High - NA EUV設備。
IT 之家注：High - NA EUV 通过將光學系統的數值孔徑從傳統EUV 裝置的 0.33 提升至 0.55，進一步提高光刻解析度。根據裝置參數，該技術能實現約 8nm 的解析度，有助於在單次曝光中製造更精細的圖形，並減少部分工藝層所需的多重圖形化步驟。
奧斯解釋稱，傳統芯片設計中的供電線路和信號線路都需要佔用晶圓正面的空間。英特爾通過背面供電技術將供電網絡移至晶圓背面，為正面的晶體管和信號互連線路釋放空間，從而降低部分圖形的間距要求，使其能夠通過 High - NA EUV 次單次曝光完成製造。
奧斯認為，英特爾與臺積電採用不同的技術架構，因此對 High - NA EUV 的經濟效益也會得出不同的結論。據介紹，在其討論的部分工藝設計中，臺積電需要更緊密的線路間距，仍需使用雙重曝光工藝完成相關圖形製造。
奧斯還透露，英特爾14A製程已將High - NA EUV作為工藝設計工具包（PDK）中的可選方案提供給客戶。英特爾將根據不同客戶的需求，逐一討論是否採用該技術，而非要求所有客戶統一使用。PDK為外部客戶提供芯片設計所需的工藝規則和模型，是客戶使用晶圓代工服務的重要基礎。
拉纳德還表示，從18A製程轉向14A製程時，英特爾預計可以重複使用約80%的設備，但新製程仍需要部分新的製造設備。他指出，目前下單的設備交付週期可能達到約18個月，如果還需要建設新的晶圓廠，投產時間可能會進一步延後。
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