隨著先進製程不斷向1nm及以下節點推進，傳統的GAA納米片晶體管在漏電、遷移率、寄生電阻以及製造工藝波動等方面面臨越來越大的挑戰。

當地時間9月29日，全球前三的晶圓製造設備供應商泛林集團（Lam Research）提出一種自對準補充場效應晶體管（SA-CFET）架構，有望將CMOS晶體管製造技術繼續推進至10 Å（1nm）及以下。

SA-CFET 的核心在於三個自對準工藝模塊：SA-BPR（自對準埋入式電源軌）、SA-CT（自對準觸點）和 SA-TSV（自對準矽通孔）。該架構採用非金屬柵極切割設計和中间介質隔離（MDI）來實現功函數分離，同時保持與 N3 規範（42nm 接觸柵極間距、21nm 金屬間距）的兼容性，將原本對套刻精度要求極高的步驟轉化為自對準工藝。

泛林集團介紹稱，其 Semiverse Solutions 團隊運用 SEMulator3D 數字孿生工藝建模，對 SA-CFET 架構進行了工藝流程和器件結構驗證。

建模結果顯示，該架構能用於構建 6T SRAM 单元以及 NOT（非門）、NAND（與非門）、NOR（或非門）等邏輯單元，其中 6T SRAM 位（bit）單元面積達 0.0094 μm²，相較於 N3 凸顯縮小 52.7%，相較於 A7 CFET 設計則縮小 19%。

IT 之家注：CFET 即為補充型場效晶體管（Complementary Field-Effect Transistor），是一種將 NMOS 與 PMOS 元件垂直堆疊的晶體管架構。與傳統上將兩類晶體管並排佈置的方式相比，CFET 可以在相同的平面面積內實現更高的元件密度，同時增加有效溝道寬度，並改善元件的靜電控制能力。

泛林集團認為，隨著晶體管尺寸的進一步縮小，目前先進的硅基納米片架構可能會逐漸受到物理和製造因素的限制。例如，柵極長度縮短後，源漏隧穿效應可能增強並帶來更高的漏電；進一步減薄溝道則可能引發遷移率下降、表面散射以及製造難度增加等問題。此外，器件尺寸縮小還會使接觸電阻和寄生電阻更加突出，而製造過程中的尺寸和位置偏差也可能對10 Å以下節點的良率產生更明顯的影響。

在這種情況下，僅通過縮小有源區、柵極以及金屬互連間距來繼續提升納米片晶體管密度將會越來越困難。CFET 則試圖通過垂直堆疊 NMOS 和 PMOS，在不單純依賴平面尺寸縮小的情況下進一步提升晶體管密度。

不過，CFET本身也存在金屬柵極隔離複雜、接觸區域擁擠等集成難題，尺寸繼續縮小後，相關問題可能會進一步加劇。

針對這些問題，泛林集團提出以 SA-BPR、SA-CT 以及 SA-TSV 模塊擴大邊緣放置誤差窗口，同時緩解 CFET 垂直堆疊結構中的接觸擁擠問題，從而提高工藝裕度。

該架構還採用非金屬柵極切割方案，並通過中間介質隔離（MDI）實現功函數分離。泛林集團表示，SA-CFET 可以保持與 N3 的兼容性，包括 42nm 接觸柵極間距（CPP）和 21nm 金屬間距，並將部分對套刻精度敏感的工藝步驟轉變為自對準工藝，以降低製造難度。

在設計驗證方面，數字孿生工藝模型顯示，SA-CFET能夠實現6T SRAM以及NOT、NAND、NOR等邏輯標準單元，而且不需要在單個鳍片內部進行金屬柵極分割，從而可以簡化工藝流程。完整的立體互連網路也經過數字孿生仿真驗證，顯示該架構能夠支持較複雜的單元內部佈線。

在工藝穩健性方面，模型驗證顯示，所有關鍵觸點層均具有至少10nm的套刻窗口，且在相關仿真中沒有出現開路或短路故障。泛林集團認為，該架構具有較大的工藝裕度。不過，需要注意的是，上述結果來自數字孿生工藝建模和設計驗證，並不意味着SA-CFET已經進入量產階段。

比利時微電子研究中心（imec）在今年的7月發布的製程路線圖中預測，2038年有望實現0.3納米（A3）級別的工藝，并明確指出CFET垂直堆疊架構是突破物理極限、延續摩爾定律的核心方案。

imec 在 9 月發布的 CFET 研究更新中進一步指出，從 A7 逻辑節點開始，行業可能會轉向基於 CFET 的晶體管架構，以支持 4.5 軌及以下的标准單元高度。

泛林集團的 SA-CFET 方案則是在此方向上探索自對準工藝集成路徑的一項建模研究，其結論基於仿真驗證，距離實際量產驗證仍有待後續硬件數據支撐。

泛林集團表示，SA-CFET所採用的多道自對準工藝，在設計規則方面可以達到與現行或傳統半導體製造工藝相近、甚至更加寬鬆的水平，同時在SRAM面積和CFET集成方面展現出優勢。該公司認為，這種架構有望通過更大的有效溝道寬度和更好的靜電控制，繞開部分納米片晶體管繼續縮放時面臨的問題，為10 Å及以下節點的CMOS縮放提供一種潛在架構方案。

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